Modellgenerierung für die SAT-basierte Eigenschaftsprüfung
Modelgeneration for SAT-based property checking
- Mit zunehmender Integration von immermehr Funktionalität in zukünftigen SoC-Designs erhöht sich die Bedeutung der funktionalen Verifikation auf der Blockebene. Nur Blockentwürfe mit extrem niedriger Fehlerrate erlauben eine schnelle Integration in einen SoC-Entwurf. Diese hohen Qualitätsansprüche können durch simulationsbasierte Verifikation nicht erreicht werden. Aus diesem Grund rücken Methoden zur formalen Entwurfsverifikation in den Fokus. Auf der Blockebene hat sich die Eigenschaftsprüfung basierend auf dem iterativen Schaltungsmodell als erfolgreiche Technologie herausgestellt. Trotzdem gibt es immer noch einige Design-Klassen, die für BIMC schwer zu handhaben sind. Hierzu gehören Schaltungen mit hoher sequentieller Tiefe sowie arithmetische Blöcke. Die fortlaufende Verbesserung der verwendeten Beweismethoden, z.B. der verwendeten SAT-Solver, wird der zunehmenden Komplexität immer größer werdender Blöcke alleine nicht gewachsen sein. Aus diesem Grund zeigt diese Arbeit auf, wie bereits in der Problemaufbereitung des Front-Ends eines Werkzeugs zur formalen Verifikation Maßnahmen zur Vereinfachung der entstehenden Beweisprobleme ergriffen werden können. In den beiden angesprochenen Problemfeldern werden dazu exemplarisch geeignete Freiheitsgrade bei der Modellgenerierung im Front-End identifiziert und zur Vereinfachung der Beweisaufgaben für das Back-End ausgenutzt.
Author: | Markus Wedler |
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URN: | urn:nbn:de:hbz:386-kluedo-19794 |
Advisor: | Wolfgang Kunz |
Document Type: | Doctoral Thesis |
Language of publication: | German |
Year of Completion: | 2006 |
Year of first Publication: | 2006 |
Publishing Institution: | Technische Universität Kaiserslautern |
Granting Institution: | Technische Universität Kaiserslautern |
Acceptance Date of the Thesis: | 2006/08/08 |
Date of the Publication (Server): | 2006/08/22 |
Tag: | Eigenschaftsprüfung; Modellgenerierung front end; model generation; property checking |
GND Keyword: | Verifikation; Bounded Model Checking; Model checking; System-on-Chip; Erfüllbarkeitsproblem; Arithmetik |
Faculties / Organisational entities: | Kaiserslautern - Fachbereich Elektrotechnik und Informationstechnik |
CCS-Classification (computer science): | B. Hardware / B.2 ARITHMETIC AND LOGIC STRUCTURES / B.2.3 Reliability, Testing, and Fault-Tolerance** (B.8) |
DDC-Cassification: | 6 Technik, Medizin, angewandte Wissenschaften / 620 Ingenieurwissenschaften und Maschinenbau |
Licence (German): | Standard gemäß KLUEDO-Leitlinien vor dem 27.05.2011 |