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Enabling Low Leakage SRAM Memories at system level: A case study

  • In this paper, we show the feasibility of low supply voltage for SRAM (Static Random Access Memory) by adding error correction coding (ECC). In SRAM, the memory matrix needs to be powered for data retentive standby operation, resulting in standby leakage current. Particularly for low duty- cycle systems, the energy consumed due to standby leakage current can become significant. Lowering the supply voltage (VDD) during standby mode to below the specified data retention voltage (DRV) helps decrease the leakage current. At these VDD levels errors start to appear, which we can remedy by adding ECC. We show in this paper that addition of a simple single error correcting (SEC) ECC enables us to decrease the leakage current by 45% and leakage power by 72%. We verify this on a large set of commercially available standard 40nm SRAMs.

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Metadaten
Verfasserangaben:Nur Engin, Ajay Kapoor
URN (Permalink):urn:nbn:de:hbz:386-kluedo-43040
Titel des übergeordneten Werkes (Englisch):1st Intl. Workshop on Emerging Memory Solutions
Dokumentart:Konferenzveröffentlichung
Sprache der Veröffentlichung:Englisch
Veröffentlichungsdatum (online):18.03.2016
Jahr der Veröffentlichung:2016
Veröffentlichende Institution:Technische Universität Kaiserslautern
Datum der Publikation (Server):24.02.2016
Freies Schlagwort / Tag:Data retention voltage (DRV); Error correcting coding (ECC); Hamming code; Low leakage; SECDED; SRAM
Seitenzahl:6
Fachbereiche / Organisatorische Einheiten:Fachbereich Elektrotechnik und Informationstechnik
CCS-Klassifikation (Informatik):B. Hardware / B.3 MEMORY STRUCTURES / B.3.0 General
DDC-Sachgruppen:6 Technik, Medizin, angewandte Wissenschaften / 621.3 Elektrontechnik, Elektronik
Sammlungen:International Workshop on Emerging Memory Solutions
Lizenz (Deutsch):Standard gemäß KLUEDO-Leitlinien vom 30.07.2015