Layout and Structure Aware Synthesis of Integrated Circuits

Layout- und Strukturorientierte Synthese Integrierter Schaltungen

  • Diese Dissertation präsentiert neue Algorithmen für die layout- und strukturorientierte Logiksynthese, und stellt ein allgemeines Fundament für die Interaktion der klassischerweise getrennten Schritte der Logiksynthese und des physikalischen Designs beim Entwurf höchstintegrierter Schaltungen (VLSI) bereit. Aufgrund der kontinuierlichen Miniaturisierung der Entwurfsprozesse im Sub-Mikron Bereich wird die Verzögerungszeit in zunehmendem Maße durch die Chip-Verdrahtung anstatt durch die Gatterlaufzeiten bestimmt. Während sich bei der Miniaturisierung die Verzögerungszeit durch lokale Verdrahtung nur geringfügig erhöht, sind globale Verbindungen deutlich stärker betroffen, da ihre Verzögerungszeit hauptsächlich durch das RC der Leitung bestimmt wird. Dadurch stellen die bei der klassischen Logikoptimierung angewandten Kostenfunktionen, d.h. die Anzahl der Literale für die Minimierung der Fläche sowie die Anzahl der Stufen auf einem Pfad zur Berechnung der Verzögerungszeit der Schaltung eine in zunehmendem Maße ungenaue Approximation der eigentlichen Kostenfunktionen im späteren Layout dar. Infolgedessen stellt die Integration von logischem und physikalischem Entwurf eine der größten Herausforderungen beim Entwurf moderner höchstintegrierter Schaltungen dar. Um sich diesen Herausforderungen zu stellen, muss eine enge Verknüpfung von Logik- und Layoutsynthese erfolgen. Zur Lösung dieses Problems schlagen wir eine getrennte Optimierung der Steuer- und Datenpfadlogik integrierter Schaltungen vor.
  • We present new algorithms and provide an overall framework for the interaction of the classically separate steps of logic synthesis and physical layout in the design of VLSI circuits. Due to the continuous development of smaller sized fabrication processes and the subsequent domination of interconnect delays, the traditional separation of logical and physical design results in increasingly inaccurate cost functions and aggravates the design closure problem. Consequently, the interaction of physical and logical domains has become one of the greatest challenges in the design of VLSI circuits. To address this challenge, we propose different solutions for the control and datapath logic of a design, and show how to combine them to reach design closure.

Export metadata

  • Export Bibtex
  • Export RIS

Additional Services

Share in Twitter Search Google Scholar
Metadaten
Author:Thomas Kutzschebauch
URN (permanent link):urn:nbn:de:hbz:386-kluedo-17404
Advisor:Wolfgang Kunz
Document Type:Doctoral Thesis
Language of publication:English
Year of Completion:2003
Year of Publication:2003
Publishing Institute:Technische Universität Kaiserslautern
Granting Institute:Technische Universität Kaiserslautern
Acceptance Date of the Thesis:2003/06/27
Tag:design automation ; layout; logic synthesis ; regularity ; technology mapping
GND-Keyword:CAD ; Entwurfsautomation; Layout ; Logiksynthese ; Regularität
Faculties / Organisational entities:Fachbereich Elektrotechnik und Informationstechnik
CCS-Classification (computer science):B.7.2 Design Aids
DDC-Cassification:620 Ingenieurwissenschaften und zugeordnete Tätigkeiten

$Rev: 12793 $